Samsung 主導客製化邏輯底層晶片（Custom Base Die）三階段藍圖，先進邏輯製程成 HBM5 關鍵優勢
- —Hot Chips 2026 研討會中三大記憶體原廠展現不同技術路線，$MU 簡報偏向基礎概念且缺乏 16-hi 堆疊、混合鍵合與 Custom Base Die 藍圖，並在 HBM4 底層晶片沿用 DRAM 製程；相較之下三星善用自家 4nm 邏輯製程與 1c 記憶體製程，展示出明確的技術競爭優勢
$005930.KS 中期
憑藉自家晶圓代工資源，將 4nm 邏輯製程導入 HBM Base Die，相較沿用 DRAM 製程的 $MU 具備顯著功耗優勢。其三階段藍圖包含利用邏輯製程縮小 D2D PHY 面積並改進能效、將記憶體控制器從 XPU 卸載至 Base Die、以 SRAM 備份缺陷 DRAM 晶胞，並預計於 HBM5 導入 3D 垂直堆疊。具備自家先進邏輯製程產能使其在客製化 Base Die 趨勢下佔據核心競爭優勢
$MU 中期
Hot Chips 簡報缺乏對 16-hi/20-hi 高堆疊、混合鍵合與 Custom Base Die 的前瞻藍圖，且 HBM4 Base Die 仍採用 DRAM 製程而落後 $005930.KS 的 4nm 邏輯製程。此外在散熱設計上未如對手開發專屬冷卻模組，僅稱靠電路設計改進。在先進邏輯底層晶片與高階散熱解決方案的規劃落後使未來世代競爭力面臨考驗
記憶體 中期
HBM5 規格將往 60GB 容量與 6 TB/s 頻寬演進，每針腳速率預計達到 23.5 Gbps，高度仰賴先進邏輯製程 Base Die 支撐高頻寬與低功耗。先進邏輯製程底層晶片已與堆疊層數解耦，成為提升記憶體頻寬與降低晶片面積的關鍵技術
先進封裝 中期
採用邏輯製程的 Custom Base Die 能顯著縮減 D2D PHY 實體面積，進而釋放 XPU 計算面積並於 Base Die 整合 SRAM 與 RAS 監測單元。底層晶片邏輯化大幅改善晶粒間連線效率與運算單元佈局空間