TSMC 路線圖分化：A13/N2U vs A16/A12 兩大方向
- —TSMC 在 2026 北美技術研討會上發布從 A13 到 A12 的邏輯技術路線圖，明確展示兩種優化哲學的分化
- —A13 為 A14 的直接縮小版，提供約 6% 邏輯密度提升並保持設計相容性，專為移動與客戶端平台設計
- —N2U 相較 N2P 提供 3-4% 速度提升或 8-10% 功耗降低，以及約 2-3% 邏輯密度改善，定位為 AI/HPC/移動的均衡選項
- —A16 整合 Super Power Rail 背面供電技術，預計 2026 年就緒但量產延至 2027 年；A12 預計 2029 年量產，是 A16 之後的下一步
A13：設計相容性帶來的商業價值
- —A13 是 A14 的直接縮小，設計規則完全相容，讓客戶可以複用大量設計基礎架構，大幅降低遷移成本
- —現代晶片開發中，轉移到新製程的真正負擔包括 IP 遷移、標準單元重新認證、EDA 流程調整、時序收斂等，A13 的相容性策略極具商業價值
- —TSMC 過去曾以 N12、N6、N4、N3P 等節點執行類似策略，均獲得客戶高度採用
N2U：平台生命週期管理與晶圓代工競爭新維度
- —N2U 展示了 TSMC 將每個節點打造為跨時間平台的能力，讓旗艦、衍生品、低成本版本都能在同一生態系延伸
- —下一階段先進製造的競爭不只是最好的電晶體，而是誰能建立最好的平台連續性——包含 IP 函式庫、PDK 穩定性、良率成熟度、多年設計槓桿
- —N2P 提供 5% 效能提升，N2X 提供約 10% 速度提升，N2U 則作為均衡版本延伸 2nm 生態系的商業壽命
A16/A12：AI 與 HPC 對背面供電架構的需求
- —隨著 AI 晶片規模擴大，挑戰從電晶體速度轉移到乾淨電源傳遞和信號佈線，正面佈線面積競爭日益激烈
- —背面供電將電源佈線與信號佈線分離，可改善佈線效率、降低關鍵路徑電阻，對 AI 和 HPC 工作負載可提供系統級的顯著效益
- —A16 整合 Super Power Rail 技術，A12 預計 2029 年持續縮放正面和背面尺寸，代表 AI 基礎設施前沿正從純電晶體縮小轉向電源傳遞架構
TSMC 不採用 High-NA EUV 至 2029 年
- —TSMC 重申 A13 和 A12 節點到 2029 年都不使用 High-NA EUV，強調仍可找到無需 High-NA 就能縮放的方法
- —High-NA EUV 系統價格極為昂貴，帶來巨大資本密集度、新生態系需求、光罩影響和流程整合複雜度
- —TSMC 的立場是：若現有 EUV 仍能以經濟方式實現所需縮放，則早期採用 High-NA 並非自動優勢
- —Intel 對 High-NA 採用態度更為積極，兩者代表在下一個十年邏輯製造競爭中截然不同的勝出觀點
TSMC 不採用 High-NA EUV 的決定體現了其製造判斷力：不是在進步最快的地方領先，而是在何時以及如何以最佳製造和經濟價值採用技術
Intel 對 High-NA EUV 的更積極採用態度，與 TSMC 延伸現有 EUV 使用壽命的策略形成鮮明對比，代表兩種不同的製造競爭觀
$ASML 中期
TSMC 的 High-NA EUV 延遲採用策略意味著 ASML 的 High-NA 系統在近期將主要依賴 Intel 等客戶，TSMC 大規模採用時程不確定
TSMC 選擇在能帶來可衡量製造和經濟價值的時機採用技術，而非第一個採用每種新工具，這是其製造判斷力的核心體現
Moore's Law 轉為封裝層次的競爭：先進封裝與矽光子
- —TSMC 討論了先進封裝擴展，包括到 2028 年能夠整合最多 10 個大型計算晶片和 20 個記憶體堆疊的系統
- —先進節點的價值不只取決於電晶體密度，更取決於它與 HBM、中介層、小晶片分割、熱路徑、良率策略和整體封裝功率密度的整合能力
- —TSMC 的 COUPE 平台正在推進矽光子與電子晶片的緊密整合，採用 SoIC 鍵合，對應 AI 系統中的高頻寬互連需求
- —最先進的半導體公司不再僅是擁有最小電晶體的公司，而是能最好地協調電晶體技術、封裝、電源傳遞和可製造性的公司
TSMC 將矽光子連結到其封裝領導地位，COUPE 平台是 TSMC 將晶圓代工優勢從電晶體縮放延伸到系統級整合的更大嘗試的一部分 CoWoS 和 SoIC 先進封裝能力是 TSMC 競爭優勢的關鍵部分，Moore's Law 的競爭已轉移到封裝層次
真正的競爭力越來越多來自電晶體技術、封裝、電源傳遞和可製造性的組合堆疊，單純的奈米標籤已不足以描述製程領先地位